Rambus PCIe 5.0 -digitaaliohjaimen ominaisuudet

El núcleo IP PCIe 5.0 de Rambus para FPGA es un bloque de IP del sistema que utiliza memoria de gran ancho de banda. Ha sido validado para ejecutarse dentro de la estructura FPGA, lo que permite el rendimiento de PCIe 5.0 a 32 GT/s en FPGA con un controlador de software.

El núcleo de IP ofrece la integridad de ciclo con privilegios completos a 32 GB/s requerida para las exigentes aplicaciones de puente de varios carriles en centros de datos empresariales, electrónica de consumo y sistemas militares.

El núcleo IP PCIe 5.0 es compatible con versiones anteriores de PCIe 4.0 y ofrece una ruta de actualización fluida para aplicaciones que requieren un rendimiento de 32 GT/so más.

Tecnología PCIe 5.0

La tecnología PCIe 5.0 se deriva de la adquisición de PLDA por parte de Rambus en diciembre de 2015. Esta adquisición amplió la cartera de interfaces de Rambus y reunió capacidades críticas de ambas empresas. Eso incluye el diseño del controlador, la memoria y las pruebas de alta velocidad y la experiencia en mediciones.

El equipo de PLDA desarrolló el núcleo IP PCIe 5.0 antes de la adquisición.

Estamos entusiasmados de ver que este núcleo IP PCIe 5.0 líder llega al mercado, dijo Bill Bauknight, director ejecutivo de PLDA. El núcleo de IP demuestra la fortaleza del equipo de PLDA y posiciona a Rambus para traer soluciones innovadoras al mercado.

Este desarrollo es parte del crecimiento continuo de Rambus de su cartera de interfaces con tecnologías de interfaz críticas para las comunicaciones.

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Estas interfaces nuevas y únicas ayudan a los clientes a resolver problemas específicos y mejoran la experiencia general del usuario al permitir recursos más eficientes y prácticos.

El núcleo IP PCIe 5.0 de Rambus para FPGA está programado para su disponibilidad general en el cuarto trimestre de 2017. Los núcleos IP PCIe 4.0 de Rambus ya están disponibles, proporcionando soluciones integrales PCIe Gen 4 a los clientes. Desarrollo de aplicaciones con FPGA de gama alta, como la familia de FPGA Xilinx UltraScale+™.

Características del controlador digital Rambus PCIe 5.0

  • El controlador digital PCIe 5.0 implementa una nueva arquitectura de memoria de alto ancho de banda con un mapeo 1:1 al FPGA, lo que permite velocidades de datos de hasta 32GT/s.
  • Incluye un conjunto de funciones que reducen el riesgo de obtener el mejor rendimiento de la FPGA al monitorear, mantener y reparar VCC en todos los carriles PCIe, incluso en configuraciones de varios carriles. Es consciente del protocolo y puede admitir todas las funciones de PCIe, incluida la configuración de CPLD.
  • los PCIe El controlador digital 5.0 implementa una red de programación programable que admite la asignación por turnos personalizada y ponderada de punto final y otros recursos para funciones virtuales.
  • El diseño flexible admite paquetes de reenvío y sin reenvío y múltiples usuarios de conmutador/puente por ciclo.
  • El conjunto de características se basa en la última especificación PCIe 5.0. El controlador se diseña para hacer la transición a futuros avances en esta tecnología.
  • El controlador digital PCIe 5.0 es compatible con aplicaciones de puenteo por carril o de varios carriles, con o sin capacidad SRIOV. Usando el mismo modelo de programación y parámetros de configuración a 32GT/s por carril o 128GT/s por PF.

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Conclusión

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